Gartner dice que más de 6.4 mil millones de dispositivos de Internet de las cosas (IoT) estarán en uso en 2016, y ese número crecerá a más de 20 mil millones por 2026, no hay duda acerca de la importancia de los productos habilitados para IoT para este mercado.

Para la industria de los semiconductores, tres factores son cruciales cuando se trata de plataformas IoT: un modelo comercial viable, diseño de dispositivo confiable y capacidad de prueba de estos dispositivos en los próximos años. Con el surgimiento de IoT y el diseño de dispositivos para el mercado, uno de los mayores desafíos para los fabricantes e integradores en el diseño de productos habilitados para IoT con diseños de bajo consumo y costos es: aplicar la metodología de diseño para prueba (DFT) a nivel de placa para un rendimiento eficiente en el área requerida necesaria para caber dentro del dispositivo.

Las principales complejidades en el diseño de IoT son:

• Comprobaciones de volumen de datos del dispositivo IoT en un intervalo de tiempo menor: Cada dispositivo IoT tiene su propio hardware y puede tener diferentes variantes de software. Se hace difícil probar todas las combinaciones posibles de gran cantidad de volumen de datos en menos tiempo de prueba a bajo costo.
• Comportamiento defectuoso del dispositivo IoT en la implementación: En el despliegue de IoT, la investigación frecuente analizó que se está volviendo complejo probar el comportamiento de fallas en varios elementos, incluyendo: i) Nodos de geometría inferior, ii) Sensor iii) Conectividad, y iv) Consumo de energía.
• Diseño de chip de memoria inteligente para dispositivo IoT: Es una de las consideraciones críticas en las aplicaciones de IoT. Para satisfacer la necesidad de productos de última generación, la memoria está subiendo de nivel: la memoria flash tradicional de 8 bits a la memoria flash incorporada a la memoria de ultra bajo consumo. Este crecimiento surgió con múltiples problemas como:
  • El consumo de memoria debe probarse a fondo para conocer la respuesta de los dispositivos.
  • Los sensores IoT se quedan sin memoria cuando están integrados con múltiples solicitudes de señal en el sistema del dispositivo.
  • Pérdida de memoria si no se controla con precisión durante las pruebas.

Las secciones mencionadas a continuación profundizan en las herramientas de capacidad de prueba para superar los desafíos mencionados anteriormente en la producción de dispositivos confiables habilitados para IoT para lograr ~ 100% de capacidad de prueba al garantizar el correcto funcionamiento del diseño de IoT: 1. Inserción de escaneo:

• Objetivo de herramienta
  • SCAN es una técnica de diseño DFT utilizada en IC Design para aumentar la capacidad de prueba general de un circuito. La arquitectura de inserción de SCAN ayuda a probar cada uno de los elementos lógicos en el CI independientemente de su posición mediante la inserción de vectores de prueba en los pines del dispositivo. También ayuda a comprimir la estructura SCAN insertando la arquitectura CODEC (Compressor De-Compressor), que ayudará a optimizar la utilización de los pines del dispositivo para fines de DFT.
• Descripción de la herramienta
  • Sinopsis - Compilador DFT es útil para implementar diversas metodologías de DFT, como inserción de cadena SCAN, inserción de puntos de prueba, inserción de compresión, inserción de escaneo de límites y envoltura de núcleo. Es útil para la implementación de la arquitectura de compresor-descompresor de varios niveles, que será útil para optimizar el volumen de datos de prueba y la reducción del tiempo de prueba.
  • Tessent - PruebaKompresses útil para la inserción de SCAN junto con técnica de compresión en chip, que es útil para optimizar el volumen de datos de prueba y la reducción del tiempo de prueba.

2. ATPG

• Herramientas Objetivo
  • ATPG (Generación automática de patrones de prueba) es un método programado de algoritmo automatizado para generar patrones de prueba. Los patrones de prueba generados se utilizan para probar dispositivos semiconductores con el fin de identificar la causa de la falla y segregar los dispositivos defectuosos y los buenos dispositivos en función de su respuesta.
• Descripción de herramientas
  • Sinopsis - TetraMAX ATPG es útil para varios modelos de fallas y varios formatos de generación de patrones que tienen un tiempo de ejecución óptimo. Es útil para optimizar la generación de patrones, el análisis de cobertura y la depuración.
  • Tessent: FastScan es útil para la generación de patrones optimizados de varios modelos de fallas como atascado, transición, múltiples transiciones de detección, conscientes del tiempo y ruta crítica.

3.MBIST

• Herramientas Objetivo
  • MBIST (autoprueba incorporada de memoria) se implementa lógicamente dentro del chip para probar la memoria. Debido a la disminución del área y al aumento de la complejidad de la memoria, aumenta la probabilidad de presencia de defectos de fabricación, por lo que probar las memorias en un chip es muy importante.
• Descripción de herramientas
  • Sinopsis - SMS es una solución integral e integrada de prueba, reparación y diagnóstico que admite memorias integradas reparables o no reparables en fundiciones, nodos de proceso y proveedores de IP de memoria. Su flujo de diagnóstico e implementación de diseño altamente automatizado permite a los diseñadores de System-on-Chip (SoC) lograr un cierre rápido del diseño y mejorar significativamente el tiempo de comercialización y el tiempo de rendimiento en el volumen de producción. Para más información, Haga clic aquí
  • Tessent - MBIST proporciona una solución completa para pruebas rápidas, diagnóstico y reparación de memoria integrada. La arquitectura de la solución es jerárquica, lo que permite agregar BIST y capacidades de autorreparación a núcleos individuales, así como en el nivel superior. Incluye un flujo de automatización integral único que proporciona verificación de reglas de diseño, planificación de pruebas, integración y verificación, todo a nivel de RTL o puerta. Para más información, Haga clic aquí

4. Escaneo de límites y JTAG

• Herramientas Objetivo
  • El escaneo de límites es un método o arquitectura para probar interconexiones (líneas alámbricas) en subbloques dentro de un circuito integrado (IC) o placas de circuito impreso. La arquitectura de escaneo de límites es útil para depurar el subbloque y su interfaz.
• Descripción de herramientas
  • Synopsys-Design Compiler (compilador DFT) tiene una función de inserción de escaneo de límites.

5. Equivalencia lógica

• Herramientas Objetivo
  • Las herramientas de verificación de equivalencia lógica ayudan a verificar que la funcionalidad prevista del diseño siga siendo la misma antes y después de la inserción de la arquitectura DFT como MBIST, SCAN y Boundary SCAN, etc.
• Descripción de herramientas
  • Sinopsis Formalidad es útil para la verificación de equivalencia lógica funcional (EC) para la iteración posterior del diseño junto con la implementación del ciclo ECO.
  • Cadencia Conforme es útil para la verificación de equivalencia lógica funcional (EC) para la iteración posterior del diseño con un tiempo de ejecución mínimo.

6. SGL

• Herramientas Objetivo
  • GLS (Gate Level Simulation) se utiliza para verificar la arquitectura DFT mediante la realización de simulaciones de patrones ATPG. Ayudará a identificar si existe alguna discrepancia en las arquitecturas MBIST, SCAN y Boundary SCAN.
• Descripción de herramientas
  • Synopsis VCS es útil para la simulación de patrones de prueba con un rendimiento óptimo con un tiempo de ejecución mínimo.
  • Cadencia Xcelium es útil para la simulación de patrones de prueba con un rendimiento mejorado y un tiempo de ejecución mínimo con múltiples núcleos.

7. Depuración visual

• Herramientas Objetivo
  • Visual Debug es el método ampliamente utilizado en la industria de los semiconductores para analizar las fallas identificadas durante GLS. Mejora las capacidades de depuración de los ingenieros de DFT al analizar visualmente los valores de la señal en los elementos / nodos lógicos que fallan.
• Descripción de herramientas
  • Sinopsis -Verdi es útil para el análisis visual de la señal de diseño cargando el volcado de forma de onda de la señal y depurando la conectividad de la señal de diseño en el esquema cargando netlist para diseños complejos.
  • Cadencia -SimVision es un entorno interactivo útil para el análisis visual de la señal de diseño y el análisis de la vista esquemática de la lista de conexiones.

Cuando los ingenieros de DFT desafían la necesidad de capacidad de prueba y su complejidad en el diseño de dispositivos de IoT, hay una serie de preguntas que deben responderse.

• ¿Por qué necesitamos precisión en la implementación de productos de próxima generación?
• ¿Por qué necesitamos comprobabilidad en las funcionalidades de IoT?
• ¿Cómo implementar un diseño eficiente de nodo de geometría inferior para lograr un tiempo de comercialización más rápido?

Para una mejor comprensión y asistencia sobre las preguntas mencionadas anteriormente y los problemas generales de capacidad de prueba de los circuitos que es probable que ocurran en el proceso DFT de su chip, conéctese con el equipo de eInfochips. eInfochips ha trabajado en las herramientas mencionadas anteriormente a través de varias organizaciones de clientes basadas en productos de nivel 1 y tiene una vasta experiencia en ellas.
¿Desea obtener más información sobre cómo eInfochips ayuda a los clientes en la arquitectura DFT-DFM para dispositivos IoT? Contáctenos con nosotros.

Coautor:

komal chauhan