Los diseños de circuitos integrados pasan por una exhaustiva verificación de las reglas de diseño para garantizar su corrección antes de ser aceptados para su fabricación en una fundición o IDM. Hay algo llamado efecto antena que ocurre durante la fabricación de chips donde el daño inducido por plasma (PID) puede reducir la confiabilidad de los dispositivos MOSFET. Los diseñadores de diseño ejecutan verificaciones de reglas de diseño (DRC) para encontrar áreas que violan el PID y luego realizan ediciones para pasar todas las verificaciones.

Una regla de diseño de antena tradicional medirá la capa de metal (o vía) a la capa de puerta MOSFET, y si la relación de área es demasiado grande, entonces el diseño debe arreglarse agregando un diodo de protección.

Un escenario de diseño de IC que un DRC tradicional para efectos de antena no puede manejar es el de los diseños de AMS que tienen múltiples dominios de potencia, utilizando múltiples pozos tipo P aislados, como se muestra a continuación. Se requiere un nuevo enfoque llamado verificación basada en rutas para los siguientes cuatro escenarios.

Estos cuatro escenarios de diseño solo pueden detectarse mediante una herramienta EDA que conozca los dispositivos, la conectividad y las rutas eléctricas durante los cálculos de área para capas de puertas metálicas y MOSFET. Aquí es donde el Calibre PERC La herramienta de Siemens EDA entra en juego, ya que puede realizar comprobaciones complejas basadas en rutas para identificar áreas PID, encontrar problemas de descarga electrostática (ESD) y localizar otras rutas que su grupo de diseño está buscando. Este es el flujo PID para usar Calibre PERC:

El uso de este flujo en un diseño de IC y la observación de los resultados en el visor de resultados de Caliber RVE mostró que se encontró una violación de PID, porque se estableció una conexión de riesgo en el nivel metal1, pero la conexión de protección no ocurrió hasta el nivel metal2.

La siguiente violación del PID se identificó a partir de relaciones de área desequilibradas entre la capa metálica y la capa enterrada en N (nbl). El área resaltada en violeta (rve) es el dispositivo víctima.

Para obtener una cobertura PID completa, su equipo de diseño tendrá que utilizar tanto las comprobaciones de antena tradicionales basadas en DRC como las comprobaciones basadas en trayectoria. Ejecute verificaciones tipo DRC al principio de las etapas de diseño como paso preventivo. A medida que se completan más conexiones metálicas en un diseño y se crean caminos a través de pozos aislados tipo P, es hora de agregar verificación basada en caminos, proporcionando una cobertura completa.

En este diseño inicial de IC, es hora de ejecutar comprobaciones de antena tradicionales basadas en DRC para confirmar que el diseño pasa la validación PID.

A medida que se agregan más rutas metálicas al diseño del IC, es hora de utilizar la herramienta basada en rutas, porque comprende adecuadamente tanto la conexión de riesgo como la conexión de protección.

Resumen

Los diseños de circuitos integrados deben cumplir reglas de diseño rigurosas para superar los requisitos de confiabilidad y rendimiento establecidos por la fundición o el proceso de fabricación que se utiliza. Las reglas de diseño de antenas tradicionales basadas en DRC aún se pueden usar para el diseño en las primeras etapas, pero a medida que se agregan más capas metálicas para completar las interconexiones, se hace necesaria una verificación basada en la ruta con Calibre PERC.

A medida que se establecen las rutas a través de los pozos P aislados, el flujo basado en rutas de Calibre PERC se puede utilizar para verificar los diseños de CI en niveles de IP, bloque/módulo e incluso de chip completo para su aprobación. Por lo tanto, se recomienda utilizar ambos flujos juntos para cumplir los objetivos de confiabilidad y rendimiento.

Lea la Papel técnico en Siemens en línea.

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• Fuente: https://semiwiki.com/eda/342918-checking-and-fixing-antenna-effects-in-ic-layouts/