Hoja de ruta de embalaje avanzada; SoC heterogéneos; intervalos de simulación para memoria caché; corrección de errores más allá de los límites para DRAM; medición mediante STEM pixelado y holografía electrónica fuera del eje; qubits donantes en silicio; Afirmaciones de verificación de HW a través de múltiples LLM; MTJ de un solo nm.
Se agregaron nuevos documentos técnicos a Semiconductor Engineering bibliotecas esta semana.
| Papel técnico | Organizaciones de investigacion |
|---|---|
| Hoja de ruta de fabricación para integración heterogénea y embalajes electrónicos (MRHIEP) | SEMI Y UCLA |
| ARRIBA: Hacia lo abierto y predecible SoC heterogéneos | Universidad de Bolonia, ETH Zurich y UC San Diego |
| Mejora de la representatividad de los intervalos de simulación para el Sistema de memoria caché | Universidad Complutense de Madrid, imec y KU Leuven |
| Desentrañar códigos: corrección de errores rápida, sólida y sin límites para DRAM | Rambus |
| Medición de propiedades eléctricas en dispositivos semiconductores mediante STEM pixelado y holografía electrónica fuera del eje (o haces convergentes versus ondas planas) | CEA-LETI en la Universidad Grenoble Alpes y EPFL |
| Acoplamiento de superintercambio de qubits donantes en silicio | Universidad de Nueva Gales del Sur |
| AssertLLM: Generación y evaluación de afirmaciones de verificación de hardware a partir de especificaciones de diseño a través de Múltiples LLM | Universidad de Ciencia y Tecnología de Hong Kong |
| Uniones de túnel magnético CoFeB/MgO de un solo nanómetro con alta retención y capacidades de alta velocidad | Universidad de Tohoku, Universidad de Lorena e Instituto de Investigación Científica Inamori |
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- Fuente: https://semiengineering.com/chip-industry-technical-paper-roundup-feb-13/
