Por lo general, vemos un aumento de 4 veces en el tamaño de la memoria cada 3 años para satisfacer las necesidades de los dispositivos IoT de nueva generación. Los dispositivos submicrónicos profundos contienen una gran cantidad de memorias que requieren un área más baja y un tiempo de acceso rápido, por lo tanto, se requiere una estrategia de prueba automatizada para tales diseños de ingeniería de semiconductores para reducir el tiempo y el costo de ATE (Equipo de prueba automático).
Las fallas de memoria se comportan de manera diferente a las fallas clásicas pegadas. Por lo tanto, los modelos de falla son diferentes en las memorias (debido a su estructura de matriz) que en el diseño lógico estándar. Además, durante las pruebas de memoria, además de la detección y localización de fallas, también se implementa la reparación automática de celdas defectuosas a través de celdas redundantes.
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Verificación PHY efectiva del subsistema de memoria de alto ancho de banda (HBM)
También es un desafío probar las memorias desde el nivel de diseño del sistema, ya que requiere lógica de prueba para multiplexar y enrutar los pines de memoria a pines externos. Para probar los recuerdos funcionalmente o vía ATPG (Generación automática de patrones de prueba)requiere conjuntos de patrones externos muy grandes para una cobertura de prueba aceptable debido al tamaño y la densidad de la matriz de celdas y sus fallas asociadas.
Los métodos convencionales DFT / DFM no proporcionan una solución completa al requisito de probar fallas de memoria y sus capacidades de reparación automática. Una solución prometedora para este dilema es Memory BIST (Autocomprobación incorporada) que agrega pruebas y circuitos de reparación a la memoria misma y proporciona un rendimiento aceptable. Este artículo busca educar a los lectores sobre la arquitectura MBIST, varios modelos de fallas de memoria, sus pruebas a través de algoritmos y mecanismos de reparación automática de memoria.
Introducción
Los recuerdos forman una gran parte de los circuitos VLSI. El propósito de sistemas de memoria El diseño es para almacenar grandes cantidades de datos.[ 1 ] Los recuerdos no incluyen puertas lógicas y chanclas. Como resultado, se requieren diferentes modelos de falla y algoritmos de prueba para probar las memorias.
MBIST es un mecanismo de autocomprobación y reparación que prueba las memorias a través de un conjunto efectivo de algoritmos para detectar posiblemente todas las fallas que podrían estar presentes dentro de una celda de memoria típica si está atascado (SAF), fallas de retraso de transición (TDF) , acoplamiento (CF) o fallas sensibles al patrón de vecindad (NPSF). Utiliza un reloj incorporado, generadores de direcciones y datos, y también lógica de controlador de lectura / escritura, para generar los patrones de prueba para la prueba.
Modelo de memoria básica
Figura 1: El modelo de memoria
Un modelo de memoria típico consiste en celdas de memoria conectadas en una matriz bidimensional y, por lo tanto, el rendimiento de la celda de memoria debe analizarse en el contexto de la estructura de la matriz. En la estructura de la matriz, la celda de memoria se compone de dos componentes fundamentales: el 'nodo de almacenamiento' y el 'dispositivo seleccionado'. El componente 'seleccionar dispositivo' facilita que la celda de memoria se dirija a lectura / escritura en una matriz. Los límites de escala en los recuerdos se ven afectados por estos dos componentes.
Como se muestra en la Figura 1 anterior, los decodificadores de fila y dirección determinan la dirección de celda a la que se debe acceder. Según las direcciones de los decodificadores de fila y columna, se seleccionan las filas y columnas correspondientes que luego se conectan al amplificador de detección. El amplificador sensor amplifica y envía los datos.
Del mismo modo, podemos acceder a la celda requerida donde se deben escribir los datos. Se utilizan circuitos especiales para escribir valores en la celda desde el bus de datos. Para los decodificadores, nosotros probar la funcionalidad de verificación de soc si pueden acceder a las celdas deseadas en función de la dirección en el bus de direcciones Para el amplificador y el controlador, verificamos si pueden pasar los valores hacia y desde las celdas correctamente.
Los siguientes modelos de fallas son suficientes para las pruebas de memoria:
- Falla atorada
- Falla de transición
- Falla de acoplamiento
- Falla sensible del patrón de vecindad (NPSF)
- Errores del decodificador de direcciones
Modelo MBIST
Figura 2: Modelo MBIST
El proceso de probando el chip fabricado La verificación del diseño en equipos probados automatizados implica el uso de patrones de prueba externos aplicados como estímulo. La respuesta del dispositivo se analiza en el probador, comparándolo con la respuesta dorada que se almacena como parte de los datos del patrón de prueba. MBIST facilita esto al colocar todas estas funciones dentro de un circuito de prueba que rodea la memoria en el chip. Implementa una máquina de estados finitos (FSM) para generar estímulos y analizar la respuesta que sale de los recuerdos.
Este circuito de autocomprobación adicional actúa como la interfaz entre el sistema de alto nivel y la memoria. Los desafíos de probar las memorias incrustadas se minimizan con esta interfaz, ya que facilita el control y la observabilidad. El FSM proporciona patrones de prueba para pruebas de memoria; Esto reduce en gran medida la necesidad de un patrón de prueba externo establecido para la prueba de memoria.
Algoritmos MBIST
Las memorias se prueban con algoritmos especiales que detectan las fallas que ocurren en las memorias. Se pueden usar varios algoritmos diferentes para probar RAM y ROM. A continuación se describen dos de los algoritmos más importantes utilizados para probar memorias. Estos algoritmos pueden detectar múltiples fallas en la memoria con un número mínimo de pasos de prueba y tiempo de prueba.
Algoritmo de tablero de ajedrez
Los 1 y 0 se escriben en ubicaciones de memoria alternativas de la matriz de celdas en un patrón de tablero de ajedrez. El algoritmo divide las celdas en dos grupos alternativos de modo que cada celda vecina esté en un grupo diferente. El patrón de tablero de ajedrez se usa principalmente para activar fallas resultantes de fugas, cortocircuitos entre celdas y SAF.
Figura 3: Lectura / escritura en el algoritmo de tablero de ajedrez
Pasos de algoritmo
- Escribir tablero de ajedrez con orden de direccionamiento ascendente
- Leer tablero de damas con orden de direccionamiento ascendente
- Escribir tablero de damas inverso con orden de direccionamiento ascendente
- Leer tablero de damas inverso con orden de direccionamiento ascendente
Algoritmo de marzo
Entre los diferentes algoritmos propuestos para probar las RAM, las pruebas de marzo han demostrado ser más simples y rápidas, y se han convertido en las más populares para las pruebas de memoria. Hay varios tipos de pruebas de marzo con diferentes coberturas de fallas. Una prueba de marzo aplica patrones que "marchan" hacia arriba y hacia abajo en la dirección de la memoria al escribir valores y leer valores desde ubicaciones de memoria conocidas. Al recuperar los parámetros adecuados del modelo de memoria, estos algoritmos también determinan el tamaño y la longitud de palabra de la memoria.
Consideremos uno de los algoritmos estándar que consisten en 10 pasos de lectura y escritura, tanto en dirección ascendente como descendente. Se dirige a varias fallas como Stuck-At, transición, fallas de dirección, inversión y fallas de acoplamiento idempotentes.
Pasos de algoritmo
Dirección creciente
- escribir 0s con orden de direccionamiento ascendente (para inicializar)
- Leer 0s, escribir 1s con orden de direccionamiento ascendente
- Leer 1s, escribir 0s con orden de direccionamiento ascendente
Dirección decreciente
- Leer 0s, escribir 1s con orden de direccionamiento hacia abajo
- Leer 1s, escribir 0s con orden de direccionamiento hacia abajo
- Leer 0s con orden de direccionamiento descendente
Actualmente, la mayoría de los estándares de la industria usan una combinación de algoritmos Serial March y Checkerboard, comúnmente llamados algoritmo SMarchCKBD. Este algoritmo permite que el controlador MBIST detecte fallas de memoria mediante el acceso rápido a filas o el acceso rápido a columnas.
Memoria integrada de auto reparación (BISR)
Los recuerdos ocupan una gran área de la Diseño SoC y muy a menudo tienen un tamaño de característica más pequeño. Ambos factores indican que los recuerdos tienen un impacto significativo en el rendimiento. Para evitar la pérdida de rendimiento, a menudo se agregan filas y columnas de celdas de almacenamiento redundantes o de repuesto para que las celdas defectuosas se puedan redirigir a celdas redundantes. La reparación de memoria incluye reparación de fila, reparación de columna o una combinación de ambas.
Figura 4: Arquitectura BISR
La reparación de la memoria se implementa en dos pasos. El primer paso es analizar las fallas diagnosticadas por el Controlador MBIST durante la prueba de recuerdos reparables, y el segundo paso es determinar la firma de reparación para reparar los recuerdos. Todos los recuerdos reparables tienen registros de reparación que contienen la firma de reparación.
El módulo BIRA (Análisis de redundancia incorporado) ayuda a calcular la firma de reparación en función de los datos de falla de memoria y el esquema de redundancia de memoria implementado. También determina si la memoria es reparable en los entornos de prueba de producción. La firma de reparación se almacenará en los registros de BIRA para su posterior procesamiento por parte de los Controladores MBIST o el dispositivo ATE.
La firma de reparación se pasa a la cadena de exploración del registro de reparación para la programación posterior de Fusebox, que se encuentra en el nivel de diseño del chip. La lectura y escritura de un Fusebox se controla a través de TAP (Test Access Port) y los registros de reparación dedicados escanean las cadenas que conectan las memorias con los fusibles. La información de reparación se escanea de las cadenas de escaneo, se comprime y se quema sobre la marcha en la matriz eFuse aplicando pulsos de alto voltaje.
En el reinicio en el chip, la información de reparación del eFuse se carga y descomprime automáticamente en los registros de reparación, que están directamente conectados a las memorias. Esto da como resultado que se reparen todos los recuerdos con redundancias. Finalmente, BIST se ejecuta en los recuerdos reparados que verifican la corrección de los recuerdos.
Conclusión
La investigación sobre memorias de alta velocidad y alta densidad continúa progresando. En los próximos años, la ley de Moore será impulsada por tecnologías de memoria que se centran en una escala de tono agresiva y un mayor conteo de transistores. No hace falta decir que esto aumentará la complejidad de las pruebas y hará que sea más difícil probar los recuerdos sin aumentar el costo. Como se discutió en el artículo, el uso del modelo MBIST junto con los algoritmos y mecanismos de reparación de memoria, incluidos BIRA y BISR, proporciona una solución efectiva pero de bajo costo.
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