Accellera patrocinó un panel de discusión durante el almuerzo en #60DAC, así que me registré y asistí para obtener más información sobre uno de los grupos de trabajo más nuevos para Cruce de dominio de reloj (CENTROS PARA EL CONTROL Y LA PREVENCIÓN DE ENFERMEDADES). Lu Dai proporcionó una descripción general de Accellera, luego el panel de discusión fue moderado por Paul McLellan de Cadencia, con los siguientes miembros del panel:

Observaciones de apertura del panel

Anupam Bakshi – ha estado con Agnisys desde 2007, y antes de eso con Gateway Design Automation – donde se inventó Verilog. Agnisys ha estado ofreciendo herramientas de automatización de CDC y es miembro del grupo de trabajo Accellera sobre estándares de CDC. Recomendó evitar la metaestabilidad mediante el uso de un enfoque de sincronización y basado en especificaciones, junto con la automatización correcta del diseño de la construcción. Este enfoque utiliza atributos declarativos y luego los ingenieros simplemente ejecutan la herramienta.

Frank Schirrmeister: es vicepresidente de desarrollo comercial en Arteris y antes de eso en Cadence. Arteris se enfoca en Network On Chip (NOC), y adquirió empresas como Semifore para obtener IP del sistema y Magillem para agregar experiencia en ISO 26262 e IP-XACT. Frank recomienda la generación de registros a partir de una especificación de nivel superior junto con la lógica CDC. Dado que varios proveedores proporcionan la IP para un SoC, tiene sentido tener un estándar CDC para garantizar que toda la IP integrada funcione de manera confiable, por lo que es necesario un lenguaje de intención común.

Dammy Olopade: es el presidente del grupo de trabajo de CDC e ingeniero principal de Intel. El nuevo grupo de trabajo se propuso en septiembre de 2022, luego se aprobó en diciembre y, hasta el momento, cuenta con 96 participantes de 22 empresas. El borrador de LRM para los CDC vence alrededor de diciembre de 2023.

Ping Yeung: en Nvidia es gerente sénior de verificación formal. Hoy en día, generar bloques de IP con verificaciones de CDC adecuadas es muy tedioso y lleva demasiado tiempo, por lo que se agradece un estándar de CDC con jerarquía. Será unPermita que los ingenieros se concentren en CDC solo en el nivel superior. Ellos realmente whormiga para mezclar bloques de IP internos y externos fácilmente. Las afirmaciones garantizarán que los modelos se utilicen correctamente para verificar las propiedades, restricciones y suposiciones de la interfaz.

Q&A

Q: Paul: ¿por qué un estándar CDC ahora?

R: Dammy: en un momento todas las líneas de código procedían de un equipo de diseño, ahora no, ahora son varios proveedores. El nuevo modelo tiene bloques de IP de muchos proveedores diferentes. Con tantos proveedores de IP y usuarios de IP, se requiere un estándar CDC.

R: Frank: la complejidad sistémica ha crecido demasiado, por lo que se requiere un estándar CDC para mantener los problemas bajo control. Los detalles de implementación ahora afectan las opciones de arquitectura. Un lenguaje y un vocabulario comunes se vuelven más importantes ahora.

R: Anupam: los clientes solicitan más validación de CDC en sus desafíos de integración de IP, por lo que debemos actuar ahora.

R: Ping: también se deben verificar los bloques de IP internos para ver si se están reutilizando correctamente. ¿Qué podemos hacer si el diseñador original se ha ido?

R: Frank: desde el año 2000 hemos estado haciendo abstracción en los mismos niveles, pero ahora podemos abstraer la generación de registros automáticamente desde un nivel alto. Ahora contamos con plataformas virtuales para el diseño de HW y SW.

Q: Paul: ¿qué pasa con las señales de entrada asíncronas a un chip?

R: Dammy, tiene que haber una especificación para las intenciones de diseño. ¿Cuál es la especificación? ¿Cómo diseñamos para cumplir con las especificaciones? La primera especificación debería aparecer en el marco de tiempo de septiembre. Necesitamos asegurarnos de que nuestro reloj nunca falle, para mantener un diseño sincrónico.

R: Frank, sabemos cómo manejar ese desafío. Vemos diferentes dominios de reloj y luego insertamos la lógica requerida, sin embargo, el bit de validación es un foco del nuevo WG. Si sus PLL comienzan a temblar, entonces el video y el audio pueden desincronizarse.

R: Ping: sabemos cómo manejar señales asíncronas con soluciones conocidas. Las herramientas EDA pueden encontrar cruces de dominios CDC. Cuando las interfaces se han verificado por bloque de IP, ¿cómo capturamos esa verificación en el nivel superior, en lugar de volver a verificar todo de nuevo?

Q: Paul: ¿cuántos dominios de reloj se utilizan hoy en día?

R: Anupam: 3-10 es un rango típico.

R: Frank, se han visto cientos. Incluso la cantidad de bloques de IP reutilizados puede ser de cientos ahora. La verificación formal se puede usar a nivel de chip completo, pero diferentes herramientas arrojan resultados diferentes, por lo que algunas violaciones son falsos positivos. Los integradores de IP y los proveedores de IP deben tener la misma comprensión sobre los dominios de reloj.

Q: Paul: ¿qué sigue para la integración de IP después de CDC?

R: Ping: se debe estandarizar el cruce de dominio de restablecimiento.

R: Anupam: ¿qué pasa con los enfoques correctos por diseño? La especificación no ha sido lo suficientemente rigurosa.

R: Frank: los problemas de integración con IP siguen siendo un tema difícil. ¿Qué pasa con los CDC y los problemas de seguridad que interactúan juntos? ¿Podremos ir más allá de las abstracciones RTL?

R: Anupam: ¿qué pasa con FSM y los estándares de ruta de datos? Los estándares están solo en las interfaces por ahora.

R: Frank, ¿qué pasa con MBSE usando SysML? ¿Podemos llegar a ese nivel?

R: Dammy, si ya tenemos un sistema en funcionamiento, entonces sigamos trabajando con las herramientas EDA y luego agreguemos nuevas herramientas innovadoras. Los desafíos de potencia y rendimiento no se pueden resolver fácilmente con las herramientas actuales.

Q: Dennis Brophy: ¿qué pasa con los problemas de fabricación y el uso de chiplets?

R: Frank: pregunté en UCIe sobre los PHY trabajando juntos. ¿Hay alguna posibilidad de plugfest? Es una nueva capa de complejidad.

R: Dammy, ahora no existe un lenguaje interoperable para CDC. Por lo tanto, deberíamos seguir un enfoque de construcción más correcto para habilitar los chiplets.

Resumen

Este panel de discusión fue rápido y los ingenieros de la audiencia estaban activamente haciendo preguntas y acercándose a los panelistas después de la discusión para obtener respuestas a sus preguntas privadas. La estandarización de CDC está avanzando, y se alienta a los ingenieros interesados ​​a unirse a las sesiones de discusión del grupo de trabajo. Si su empresa aún no es miembro de Accellera, visite https://accellera.org/about/join para obtener más información sobre cómo unirse y participar.

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• Fuente: https://semiwiki.com/semiconductor-services/332586-accellera-and-clock-domain-crossing-at-60dac/