Los investigadores están analizando una variedad de materiales nuevos en los nodos futuros, pero el progreso sigue siendo lento.
En los últimos años, los semiconductores 2D han surgido como una solución potencial líder al problema del control de canales en transistores de alta escala. A medida que los dispositivos se encogen, el grosor del canal debe encogerse proporcionalmente. De lo contrario, la capacitancia de la puerta no será lo suficientemente grande para controlar el flujo de corriente. Desafortunadamente, las trampas y otros defectos de la interfaz degradan la movilidad de la portadora y son proporcionalmente más importantes en los canales delgados. El límite práctico para el espesor del canal de silicio aparece ser de unos 3nm.
Dicalcogenuros de metales de transición (TMD) bidimensionales, como MoS2 y WSe2, son interesantes porque no tienen enlaces colgantes fuera del plano, explicó el investigador de Stanford Aravindh Kumar en una entrevista. Las interacciones en las superficies superior e inferior son limitadas y tienen poco impacto en el comportamiento del portador. MoS2, en particular, es fácil de sintetizar y muy estable.
Aún así, la deposición de TMD generalmente requiere temperaturas muy altas, muy por encima de la tolerancia de las estructuras de compuerta inferior que se usan normalmente. En Imec, por ejemplo, el investigador Yuanyuan Shi y sus colegas utilizaron un proceso MOCVD de 1,000 °C para MoS2 deposición.[1] Por esta razón, la mayoría de las investigaciones sobre dispositivos TMD utilizan escamas exfoliadas a partir de material a granel o capas independientes cultivadas en zafiro o sílice y luego transferidas.
Si bien los métodos de transferencia de capas permiten que la investigación de dispositivos avance en paralelo con el desarrollo de procesos, un proceso de deposición compatible con silicio a baja temperatura es esencial para la comercialización de dispositivos TMD. En el trabajo informado en la reunión de dispositivos de electrones de IEEE de diciembre, el ingeniero de investigación del personal sénior de Intel, Kevin O'Brien, y sus colegas utilizaron cristales semilla de óxido de metal prediseñados para crear sitios de nucleación para WS.2 crecimiento. La colocación de la fuente de metal directamente sobre la oblea evitó el uso de fuentes de CVD de óxido de metal sólido. La nucleación controlada restringió la ubicación de los cristales de TMD y, por lo tanto, los límites de grano asociados con ellos.[2]
La calidad del MoS independiente2 hojas depende del proceso de deposición y del sustrato original. Por ejemplo, en ACS Nano, el investigador Manoj Tripathi y sus colegas de la Universidad de Sussex reportaron que MoS2 crecido en sustratos de sílice por CVD estaba en tensión, ya que se contrajo más que la sílice durante el enfriamiento.[3] La tensión almacenada impidió la formación de arrugas, un problema común en MoS exfoliado2.
Fig. 1: Estructura cristalina de una monocapa de dicalcogenuro de metal de transición (a) vista lateral, (b) vista superior. Fuente: 3113Ian en Wikipedia en inglés.
Optimización de estructuras de dispositivos
A medida que crece una película delgada, las moléculas entrantes asumen naturalmente la configuración energéticamente más favorable. en MoS2, la deposición directamente sobre zafiro es solo un poco más favorable que la deposición sobre MoS preexistente2 superficies. Como resultado, las islas con múltiples MoS2 se pueden formar capas antes de que se complete la capa en contacto con el sustrato. Los bordes de estas islas tienen lazos colgantes, aunque los hacen más reactivos. El grupo Imec de Shi explotó la reactividad de los bordes mediante el uso de un Cl posterior a la deposición.2 grabe para eliminar preferentemente las islas de crecimiento. La eliminación de islas mejoró la rugosidad de la superficie y la uniformidad del espesor en películas MOCVD cultivadas en zafiro.
Así como el futuro de los dispositivos de silicio parece depender de nanohojas apiladas, es probable que los transistores TMD necesiten varios canales apilados para transportar suficiente corriente. El profesor de la Universidad de Pekín Xiong Xiong y sus colegas hicieron MoS apilados2 canales transfiriendo dos grandes monocapas independientes y luego grabando el material al tamaño deseado del dispositivo. El mismo proceso también podría usarse para hacer FET complementarios apilados, por ejemplo, usando MoS2 para NMOS y WSe2 para PMOS en una sola pila.[4]
Como se señaló anteriormente, el mejor MoS actual2 los dispositivos dependen de los diseños de la puerta trasera, donde el metal de la puerta y el óxido de la puerta se depositan en un sustrato de silicio y luego en un MoS2 la capa se coloca encima. Este enfoque ofrece un rendimiento del dispositivo mucho mejor, pero, en última instancia, los dispositivos de puerta superior son más escalables. Al igual que en los transistores de silicio de compuerta completa, las compuertas duales con capacitancia superior e inferior coincidentes brindarán un mejor control de canal que una sola compuerta. El ingeniero de integración de dispositivos Imec Xiangyu Wu y sus colegas utilizaron un GdAlOx capa intermedia para mejorar la coincidencia de capacitancia en MoS de doble puerta2 dispositivos. La capa intermedia parece reducir los efectos de canal corto y mejorar el control de voltaje de umbral.[5]
Procesos para hacer un MoS independiente2 Las películas ahora están lo suficientemente maduras como para producir un número estadísticamente útil de dispositivos. Los investigadores ahora informan estadísticas de miles de dispositivos, un requisito previo para un proceso escalable. Desafortunadamente, esos miles de dispositivos aún están rezagados con respecto a los puntos de referencia de rendimiento del silicio. Los contactos con los TMD son especialmente desafiantes.
Haciendo contacto
Parece que hay dos fuentes de resistencia de contacto. Los estados de brecha inducidos por defectos provienen de defectos de superficie creados durante MoS2 deposición o durante la formación de contactos metálicos. El trabajo en TSMC usó oxígeno para pasivar las vacantes de azufre, una fuente de defectos, durante la deposición.[6] Kumar sugirió que el bombardeo físico de metales de contacto excitados térmicamente también contribuye a la resistencia de contacto. El trabajo de Stanford utilizó estaño e indio, que son materiales de bajo punto de fusión, lo que permite la deposición con un daño mínimo. Cuando se recubren con oro, estos metales forman aleaciones que son estables por encima de los 450 °C, lo que los hace compatibles con los procesos BEOL existentes.
Los estados de brecha inducidos por metales, el otro contribuyente a la resistencia de contacto, conducen a la fijación del nivel de Fermi. Cuando se fija el nivel de Fermi, la altura de la barrera de energía en la interfaz es independiente de la función de trabajo del metal de contacto y no se puede usar para ajustar el voltaje de umbral. Los semimetales son interesantes como contactos potenciales porque no tienen banda prohibida y tienen una baja densidad de estados en el nivel de Fermi. Como resultado, tienden a no generar MIGS. De los semimetales, el bismuto y el estaño tienen puntos de fusión bajos, a 271.5 °C y 231.9 °C, respectivamente. El antimonio, con un punto de fusión de 630.6 °C, es más compatible con el proceso. En el trabajo presentado por TSMC, Ang-Sheng Chou sugirió que alear un 40 % o más de antimonio con bismuto podría permitir la optimización conjunta de la altura de la barrera de contacto, la conductividad de la aleación y el punto de fusión. Por ejemplo, una aleación de 50 % de antimonio con 50 % de estaño dio un punto de fusión de 540 °C con una altura de barrera de solo 0.10 eV.[7]
Si bien los mejores contactos del grupo Intel también usaron antimonio, advirtieron que MoS2 Los dispositivos NMOS van muy por detrás de los puntos de referencia de silicio, con valores actuales de oscilación por debajo del umbral objetivo 3 veces más bajos que el silicio. Para WSe2 dispositivos PMOS, la situación es aún peor. Sus mejores dispositivos, que utilizan contactos de rutenio, lograron 50 μA/μm de corriente con una oscilación por debajo del umbral de 141 mV/década.
La mayoría de las demostraciones de FET de semiconductores 2D utilizan contactos superiores porque son más fáciles de fabricar. Sin embargo, los contactos de borde son más pequeños, lo que puede reducir el espacio total del dispositivo o permitir un escalado menos agresivo de la longitud del canal. Además, como se señaló anteriormente, el borde de un material 2D tiene enlaces colgantes. A diferencia de los débiles enlaces de van der Waals presentes en los contactos superiores, los contactos de borde pueden formar potencialmente un enlace covalente. Terry Hung de TSMC, en un trabajo presentado en el IEDM 2020, mostró que los contactos de borde eliminaron la fijación del nivel de Fermi.[8] La superficie de interfaz (una "línea intermedia" en el borde de un material 2D) forma un dipolo, cuyo efecto decae rápidamente con la distancia.
Conclusión
En general, las perspectivas para los dispositivos semiconductores 2D son, en el mejor de los casos, mixtas. Si bien investigaciones recientes muestran un progreso significativo tanto en el crecimiento del material como en la fabricación de contactos, aún no se han demostrado dispositivos que puedan competir plausiblemente con el silicio de vanguardia. Cuando y si surgen, es probable que involucren materiales y procesos que son ajenos a las fábricas actuales.
Referencias
[1] Yuanyuan Shi et al., "Control electrostático superior en transistores escalados de MoS2 de monocapa uniforme mediante suavizado de superficie in situ", Reunión internacional de dispositivos electrónicos de IEEE de 2021, 2021, págs. 37.1.1-37.1.4
[2] KP O'Brien et al., “Avance del CMOS monocapa 2D a través del contacto,
Ingeniería de canales e interfaces”, 2021 IEDM, 2021, pp. 7.1.1-7.1.4
[3] Manoj Tripathi et al., "Los defectos estructurales modulan las propiedades electrónicas y nanomecánicas de los materiales 2D", ACS Nano 2021 15 (2), 2520-2531
DOI: 10.1021 / acsnano.0c06701
[4] Xiong Xiong et al., “Demostración de canales de monocapa CVD apilados verticalmente: MoS2 Nanoláminas GAA-FET
con Ion>700 μA/μm y MoS22/sem2 CFET”, IEDM 2021, 2021, pp.7.5.1-7.5.4
[5] Xiangyu Wu, et al., “MoS sintético de doble puerta2 MOSFET con capacitancia de canal de 4.56 μF/cm2, 320 μS/μm Gm y 420 μA/ μm Id a 1 V Vd/100 nm Lg”, IEDM 2021, 2021, págs. 7.4.1-7.4.4.
[6] Y. Lin, et al., "Ingeniería de contacto para transistores semiconductores 2D de tipo N de alto rendimiento", IEDM 2021, 2021, págs. 37.2.1-37.2.4
[7] Ang-Sheng Chou, et al., "Contacto de semimetal de antimonio con estabilidad térmica mejorada para electrónica 2D de alto rendimiento", IEDM 2021, 2021, págs. 7.2.1-7.2.4
[8] TYT Hung et al., “Monocapa de contacto de borde libre de pinning MoS2 FET”, 2020 IEEE International Electron Devices Meeting (IEDM), 2020, págs. 3.3.1-3.3.4, doi: 10.1109/IEDM13553.2020.9372028.
