Durante más de 65 años, la Reunión internacional de dispositivos electrónicos IEEE (IEDM) ha sido el foro más importante del mundo para informar sobre avances tecnológicos en las áreas de tecnología, diseño, fabricación, física y modelado de semiconductores y dispositivos electrónicos. Mientras publico esto, la conferencia está en marcha en San Francisco e Intel está presentando una serie de avances únicos para extender la Ley de Moore. La paleta de innovaciones que se presentarán en la conferencia crea un nuevo camino hacia el escalamiento vertical de dispositivos, abriendo la oportunidad de tener un billón de transistores en un paquete para 2030. Esta es una historia con varias partes. Aquí están los detalles de cómo Intel presenta una nueva innovación de escalado de transistores verticales en IEDM.
El impacto
Todo el mundo conoce la increíble escala exponencial que ha logrado la Ley de Moore durante los últimos 50 años aproximadamente. También hemos visto que los efectos monolíticos de la Ley de Moore se están desacelerando últimamente. El diseño de matrices múltiples ahora se suma a los aumentos exponenciales de densidad en los que la industria ha llegado a confiar. Pero esa no es toda la historia. Resulta que el escalamiento de la densidad de los transistores en el chip está vivo y coleando y es un factor clave para la salud de la industria de los semiconductores.
E Intel, el lugar de nacimiento de la Ley de Moore, está liderando el camino con innovación que impulsa ambas Tendencias monolíticas y de múltiples troqueles. En el área de embalaje avanzado para impulsar el diseño de matrices múltiples, puede leer sobre La innovación de Intel con sustratos de vidrio aquí. El tema de esta publicación es lo que Intel está haciendo para impulsar la otra tendencia: el escalado de transistores monolíticos. Esta es una historia de innovación en el eje Z; cómo apilar dispositivos uno encima del otro para ofrecer más en la misma área.
Resulta que aquí hay dos barreras fundamentales que superar. Primero, cómo apilar dispositivos CMOS para ofrecer características confiables y de alto rendimiento. Y segundo, cómo llevar energía a esos dispositivos sin reducir la confiabilidad y el rendimiento. Esta semana hay una serie de presentaciones en IEDM que presentan varias innovaciones que abordan estos problemas. Aquí hay algunos detalles…
Una vista previa de los anuncios de Intel
Tuve la suerte de asistir a una sesión informativa previa al IEDM donde algunos de los investigadores avanzados de Intel presentaron una vista previa de lo que se estaba presentando en el IEDM. Lo que sigue es un resumen de sus comentarios.
El primero en hablar fue Paul Fisher, director de investigación de componentes de procesamiento de chip de mesoescala en Intel. Paul comenzó con una introducción al Grupo de Investigación de Componentes. Explicó que esta organización es responsable de ofrecer opciones revolucionarias de tecnología de empaquetado y procesos que avancen la Ley de Moore y permitan productos y servicios de Intel. Algunas de las investigaciones que surgieron de este grupo y que llegaron a los productos comerciales de Intel incluyen silicio deformado, puerta metálica de alta K, el transistor FinFET, la tecnología Power Via y RibbonFET. La lista es mucho más larga y bastante impresionante.
Otra característica destacable de esta organización es la amplitud de su colaboración mundial. Más allá de las agencias gubernamentales de EE. UU., Paul explicó que el grupo también colabora con consorcios de todo el mundo, como Imec, Leti, Fraunhofer y otros en Asia. El grupo también patrocina directamente el trabajo universitario y asesora otros programas a través de organizaciones como Semiconductor Research Corporation (SRC). El grupo también trabaja con el ecosistema de semiconductores para garantizar que los equipos y procesos necesarios para los nuevos desarrollos estén disponibles.
Luego, Paul preparó el escenario para las tres sesiones informativas que siguieron. El primero discutió las innovaciones en la entrega de energía trasera. El segundo discutió el escalado y la interconexión de transistores tridimensionales. Y el tercero presentó avances para la entrega de energía en chips utilizando nitruro de galio (GaN). Estas tres áreas se resumen en el gráfico superior de esta publicación.
El siguiente en hablar fue Mauro J. Kobrinsky, miembro de Intel, director de desarrollo tecnológico de nuevas estructuras y arquitecturas de interconexión. Mauro comenzó explicando que el enrutamiento de energía grande y de baja resistencia compite con el enrutamiento de señales fino y de baja capacitancia. El resultado es un compromiso en densidad y rendimiento. Un avance significativo que reduce este problema es la entrega de energía trasera. Con este enfoque, el enrutamiento de la entrega de energía se puede realizar en la parte posterior del dispositivo, liberando espacio crítico en la parte frontal para un enrutamiento de señal más óptimo.
Mauro explicó que la tecnología Power Via de Intel pasará a producción en 2024 y esto comenzará a abrir nuevas opciones para la entrega de energía trasera. También se presentarán investigaciones adicionales que llevan la entrega de energía trasera a un nuevo nivel. Esto incluye el desarrollo de contactos en la parte posterior para permitir que la energía se entregue a través de la parte posterior mientras que las señales se entregan a través de la parte frontal del dispositivo.
Mauro también habló sobre las mejoras críticas que se están llevando a cabo para el enrutamiento de dispositivos apilados. Los dispositivos apilados presentan un conjunto único de desafíos tanto para el enrutamiento de energía como de señal. En el área de señales, se deben desarrollar nuevos enfoques para la conexión epi-epi y puerta-puerta y esto es parte de la investigación que discutió Mauro.
Después de Mauro, Marko Radosavljevic, ingeniero principal de Intel discutió el escalado y la interconexión de transistores tridimensionales. Esencialmente lo que viene después de RibbonFET. Marko explicó que Intel presentó los resultados iniciales del apilamiento de dispositivos en IEDM en 2021.
Lo que se presentará en IEDM este año es la implementación de una configuración de dispositivo RibbonFET NMOS y PMOS apilados verticalmente con Power Via y contactos directos del dispositivo en la parte posterior con un paso de polietileno de 60 nm. El inversor compacto resultante exhibe excelentes características de rendimiento, allanando el camino para un uso más generalizado del apilamiento vertical de dispositivos.
El último orador fue Han Wui, ingeniero principal, investigación de componentes de Intel. Han discutió nuevos enfoques para la entrega de energía en chips. Explicó que Intel propuso el primer controlador de potencia MOS en 2004. Este dispositivo, a menudo llamado DrMOS, se utiliza ahora en una amplia variedad de productos.
Han continuó explicando que los dispositivos de nitruro de galio o GaN son populares hoy en día para aplicaciones de alto voltaje, como los dispositivos de 200 voltios en muchos “ladrillos” de carga de computadoras portátiles. Resulta que GaN exhibe un rendimiento muy superior a voltajes más bajos (48 voltios y menos) en comparación con los dispositivos de potencia CMOS.
En el IEDM de este año, Han explicó que Intel mostrará la primera implementación de un proceso que integra dispositivos CMOS con dispositivos de potencia GaN en una oblea de 300 mm. Han explicó que esta tecnología, denominada DrGaN, abrirá nuevos niveles de rendimiento y densidad para diseños futuros al integrar controladores CMOS con dispositivos de potencia GaN altamente eficientes en la misma oblea.
Aprender Más
Puede obtener una visión más amplia de Intel Innovación de dispositivos y procesos aquí.. Y así es como Intel presenta una nueva innovación de escalado de transistores verticales en IEDM.
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- Fuente: https://semiwiki.com/events/339045-iedm-buzz-intel-previews-new-vertical-transistor-scaling-innovation/
