Investigadores de Siemens EDA, D2S y Univ. publicaron un nuevo artículo técnico titulado “Estudio de deformación mediante el empleo de una metodología de simulación avanzada para evaluar los efectos de interacción del paquete de chips”. Grenoble Alpes, CEA, Leti.
Abstracto:
“Para el estudio de la deformación se emplea una metodología de simulación a múltiples escalas basada en la física que analiza las variaciones de tensión del troquel generadas por la fabricación del paquete. La metodología combina un extractor de propiedades anisotrópicas efectivas dependientes de coordenadas con un motor de análisis de elementos finitos (FEA) y calcula la tensión mecánica globalmente a escala de paquete, así como localmente a escala de características. Para fines de análisis de fallas mecánicas en la etapa inicial del diseño de un paquete, se utilizaron mediciones de deformación para la calibración de la herramienta. Para calibrar los parámetros del modelo se emplearon mediciones de deformación en placas de circuito impreso (PCB), intercaladores y muestras de chiplets, durante el calentamiento y posterior enfriamiento. Los resultados de la simulación de deformación en el paquete completo representado por la pila de chipsets intercaladores de PCB demuestran la buena concordancia general con el perfil de medición. El estudio realizado demuestra que la herramienta y metodología de automatización de diseño electrónico (EDA) desarrollada se puede utilizar para una predicción precisa de la deformación en diferentes tipos de pilas de circuitos integrados en las primeras etapas del diseño del paquete”.
Encuentra la técnica papel aqui. Publicado en marzo de 2024.
Jun-Ho Choy, Stéphane Moreau, Catherine Brunet-Manquat, Valeriy Sukharev y Armen Kteyan. 2024. Estudio de deformación mediante el empleo de una metodología de simulación avanzada para evaluar los efectos de la interacción del paquete de chips. En Actas del Simposio Internacional sobre Diseño Físico de 2024 (ISPD '24). Association for Computing Machinery, Nueva York, NY, EE. UU., 85–90. https://doi.org/10.1145/3626184.3635284
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- Fuente: https://semiengineering.com/predicting-warpage-in-different-types-of-ic-stacks-at-early-stage-of-package-design/
