chips calientes 2023 se llevó a cabo del 27 al 29 de agosto de 2023 en la Universidad de Stanford en California y fue la primera versión presencial de la conferencia en 4 años. La conferencia se llevó a cabo en un formato híbrido con más de 500 participantes en persona y más de 1,000 asistentes virtualmente en línea. Los temas cubrieron una amplia gama de avances en informática, conectividad y arquitectura informática.

Tanto AMD como Intel hicieron presentaciones sobre sus nuevos procesadores para servidores. Estas charlas me parecieron interesantes por varias razones, pero principalmente por la decisión que cada uno tomó de producir una versión de rendimiento y una versión energéticamente eficiente de sus núcleos para el mercado de servidores.

podemos volver a El concepto big.LITTLE de ARM desde hace más de una década y Tri-Gear de MediaTek diseños que utilizaban diferentes núcleos con diferentes perfiles de potencia versus eficiencia para lograr un mejor rendimiento y eficiencia energética. Sin embargo, algunas diferencias clave aquí son que esos núcleos estaban destinados al mercado de procesadores de aplicaciones móviles y se implementaron juntos en la misma pieza de silicio. Los nuevos núcleos anunciados por AMD e Intel están destinados a servidores y actualmente no están implementados uno al lado del otro en el mismo chip.

Otra similitud entre las soluciones de las dos compañías es el uso de chiplets para los matrices complejos centrales que se conectan a un marco de plataforma usando matrices de E/S separadas para conectar el sistema.

Chris Gianos, miembro de Intel, presentó la siguiente diapositiva en la figura 1:

Fig. 1: Arquitectura de SoC modular Intel.

Esta diapositiva muestra la forma en que se pueden agregar chips de cómputo al sistema para generar diferentes productos. El P-Core, utilizado en Granite Rapids, es compatible “directamente” con el E-Core utilizado en Sierra Forest. Sin embargo, los dos núcleos son diseños diferentes que fueron dirigidos específicamente al rendimiento y la eficiencia, respectivamente. El E-Core no incluye instrucciones AVX o AMX que se encuentran en los P-Cores, ya que los clientes deben decidir de antemano cuánto rendimiento por núcleo necesitan y qué tipos de aplicaciones desean ejecutar.

Kai Troester, miembro de AMD, presentó su núcleo Zen 4 junto con Ravi Bhargava, miembro senior de AMD. Zen 4, en comparación con los núcleos AMD de la generación anterior, tiene predictores de rama condicionales más grandes y mejorados con un ancho de banda de recuperación mejorado de hasta 2 predicciones de rama tomadas por ciclo. También se incorpora una caché de operaciones más grande para mejorar la potencia y la latencia de redireccionamiento. Zen 4 incluye soporte AVX-512 y con V-cache, hasta 96 MB de L3 por 8 núcleos.

Zen 4c es una versión compacta de Zen 4, optimizada en cuanto a densidad y eficiencia energética. Tiene el mismo IPC y características que Zen 4 con una frecuencia máxima más baja, un área más pequeña y mayor eficiencia energética. Zen 4c puede contener un 33% más de núcleos en la misma envolvente de potencia e IPC que Zen 4. Kai dijo que es "el mismo núcleo (que Zen 4), pero más pequeño porque tiene un objetivo de frecuencia más bajo, por lo que es más eficiente energéticamente". El diagrama de su presentación se muestra a continuación en la figura 2 y muestra las compensaciones en términos de frecuencia por las ventajas en área y eficiencia energética.

Fig. 2: Compensación entre Zen 4 y Zen 4c IPC, frecuencia, área y eficiencia energética.

AMD ya ha utilizado chiplets como parte de la arquitectura de su sistema y continúa esa práctica utilizando núcleos de rendimiento Zen 4 para sus partes Genoa con hasta 96 núcleos y núcleos de eficiencia Zen 4c para sus partes Bergamo con hasta 128 núcleos. El siguiente diagrama en la figura 3 muestra cómo se pueden utilizar los dos núcleos en el mismo marco de sistema para producir diferentes productos mejor dirigidos a mercados específicos.

Fig. 3: Configuración de Zen 4 frente a Zen 4c.

Ravi mencionó que la matriz de E/S común continúa basándose en Infinity Fabric de AMD para escalar a través de matrices complejas de múltiples núcleos para crear una amplia familia de piezas de servidor.

Dan Soltis, ingeniero principal senior de Intel, dijo que el E-Core utilizado en Sierra Forest incorpora decodificadores duales fuera de servicio de 3 anchos que son más eficientes energéticamente y tienen mejor latencia que un solo decodificador de 6 anchos. El E-Core también es un núcleo de un solo subproceso (otra diferencia con el P-Core). Para un chiplet con 4 núcleos + L2, todos estos componentes están en el mismo reloj y VDD y L2 es la interfaz de la malla, por lo que todos los 4 núcleos escalarían dinámicamente el voltaje y la frecuencia (DVFS) juntos. Dan también presentó la diapositiva que se muestra a continuación en la figura 4 que representa la compensación en rendimiento y eficiencia entre los nuevos P-Core y E-Core y el antiguo núcleo Sapphire Rapids. El gráfico también muestra la mejora de escala de ~2.5 veces desde Sapphire Rapids hasta Sierra Forrest.

Fig. 4: Vista de implementación de P-Core y E-Core de Intel.

En la figura 4, los diseños que están hacia arriba y hacia la derecha son superiores a los demás. Esto muestra la ventaja que tienen los sistemas E-Core (Sierra Forest) en términos de eficiencia y la ventaja relativa de rendimiento del P-Core (Granite Rapids).

El uso de chiplets por parte de los principales proveedores de CPU para servidores ha permitido una mayor capacidad para adaptar piezas a diferentes mercados y el uso de núcleos diferenciados amplía esa capacidad para abordar mejor las diferentes necesidades del mercado. Debería ser emocionante ver cómo estos productos compiten en el mercado y cómo el marco de chiplet subyacente permitirá una mayor innovación y adaptación para abordar nuevos mercados en el futuro.