Intel recientemente fue noticia cuando el CEO Pat Gelsinger dio a conocer el Primera demostración de chip de prueba de interoperabilidad UCIe del mundo en Innovation 2023. El chip de prueba construido con tecnología de empaquetado avanzada tiene el nombre en código Pike Creek y se utiliza para demostrar la interoperabilidad entre chiplets diseñados por Intel y Synopsys. Más detalles sobre esto más adelante en este artículo. Este anuncio marcó un hito fundamental en el camino hacia un ecosistema de chiplets abierto e interoperable y destaca el compromiso del estándar UCIe de impulsar la revolución de los chiplets.
Punto de prueba de UCIe InterOp
La importancia del anuncio de Intel radica en su énfasis en la interoperabilidad: la capacidad de los chiplets de comunicarse de manera fluida y efectiva, independientemente de su origen. El anuncio marca el debut público del silicio habilitado para UCIe en funcionamiento, con una IP Intel UCIe fabricada en el nodo de proceso Intel 3 y una IP Synopsys UCIe fabricada en el nodo de proceso avanzado TSMC N3E. Estos dos chiplets en el chip de prueba de Pike Creek se comunican a través del puente de interconexión EMIB de Intel, marcando el comienzo de una nueva era de tecnología de chiplets heterogéneos.
El chip de prueba de Pike Creek sirve como una demostración tangible de las capacidades de UCIe, mostrando cómo los chiplets de diferentes proveedores pueden trabajar juntos de manera eficiente dentro de un solo sistema. Intel ha anunciado planes para realizar la transición de una interfaz propietaria a una interfaz UCIe en sus procesadores de consumo Arrow Lake de próxima generación. Esto demuestra el compromiso de Intel de fomentar un ecosistema abierto y estandarizado para chiplets y alinearse con el cambio de la industria hacia UCIe.
El telón de fondo
En los últimos años, líderes de la industria como Intel, AMD, NVIDIA y otros han adoptado sistemas de múltiples matrices basados en chiplets, un enfoque innovador que implica la integración de matrices (o chiplets) pequeñas, especializadas, heterogéneas u homogéneas en un solo paquete. Sin embargo, el enfoque predominante se ha centrado en los sistemas cautivos, donde todos los chiplets dentro de un paquete son desarrollados por el mismo proveedor. Sin embargo, este enfoque limita la innovación que surge de la incorporación de chiplets especializados de diferentes fuentes.
La integración heterogénea ofrece el potencial para sistemas más versátiles y potentes al permitir que los chiplets de varios proveedores trabajen juntos sin problemas en un sistema de múltiples matrices. Para desbloquear plenamente el potencial de los sistemas de matrices múltiples basados en chiplets, la industria reconoce el imperativo de una integración heterogénea. A su vez, el éxito de una industria basada en chiplets depende en gran medida de alentar a una amplia base de proveedores a ingresar y hacer crecer un ecosistema de chiplets abierto. Pero sin una interfaz estandarizada para la comunicación de chiplet a chiplet, la integración de chiplets de diferentes proveedores se vuelve compleja. La interoperabilidad (InterOp), la comunicación fluida entre chiplets independientemente de su origen, se erige como un objetivo central para aprovechar todo el potencial de la integración de chiplets heterogéneos.
La interoperabilidad heterogénea es clave
Para abordar la heterogénea necesidad de interoperabilidad, en 2022 se introdujo el estándar Universal Chiplet Interconnect Express (UCIe) a través de un consorcio. Con miembros promotores como Intel, AMD, TSMC y otros y miembros contribuyentes como Synopsys, Amkor, Keysight y muchos otros, el consorcio cuenta ahora con más de 120 miembros. Desarrollado en colaboración por los principales actores de la industria de semiconductores, el estándar UCIe tiene como objetivo proporcionar una interfaz de código abierto para la interoperabilidad de interconexiones de chiplets. Al estandarizar la comunicación entre chiplets, UCIe no solo simplifica el proceso de integración sino que también fomenta un ecosistema más amplio donde los chiplets de diferentes proveedores se pueden incorporar sin problemas en un solo diseño.
Beneficios de la UCIe
Los miembros del consorcio UCIe han fijado objetivos ambiciosos de rendimiento y área para esta tecnología. Al clasificar los mercados objetivo en dos amplias gamas con técnicas de empaquetado 2D estándar y técnicas 2.5D avanzadas, UCIe ofrece versatilidad para satisfacer las diversas necesidades de los diseñadores de chips. Las técnicas 2.5D avanzadas incluyen tecnologías como el puente de interconexión de matrices múltiples integrado (EMIB) de Intel y el chip-in-wafer-on-substrate (CoWoS) de TSMC. Los fabricantes de chips pueden seleccionar chiplets de varios diseñadores e incorporarlos sin problemas en nuevos proyectos, lo que reduce significativamente el trabajo de diseño y validación. UCIe permite a los diseñadores y fabricantes seleccionar chiplets en función de sus requisitos específicos, lo que permite un enfoque más flexible y diverso para el diseño de semiconductores.
En esencia, UCIe ayuda a acelerar el tiempo de comercialización, reducir los costos de desarrollo, promover la innovación, ampliar la base de proveedores y mejorar la eficiencia general del desarrollo de productos. El soporte para embalajes 3D está en la hoja de ruta.
Resumen
A medida que avanza la industria de los semiconductores, las implicaciones de la UCIe son profundas. El estándar no sólo impulsa la tecnología de chiplets hacia la era de la integración heterogénea, sino que también abre las puertas a una nueva ola de innovación. Con una interfaz estandarizada, los diseñadores de chips pueden mezclar y combinar chipsets con confianza, creando soluciones personalizadas para una amplia gama de aplicaciones. Por ejemplo, el potencial de oportunidades de integración de chiplets heterogéneos en el mercado automotriz es enorme. El consorcio UCIe anunció recientemente la especificación UCIe 1.1 para ofrecer mejoras valiosas en el ecosistema de chiplets, ampliando los mecanismos de confiabilidad a más protocolos y admitiendo modelos de uso más amplios. Las mejoras para usos automotrices incluyen análisis predictivo de fallas y monitoreo del estado y permiten implementaciones de empaques de menor costo.
Sinopsis
Como líder en EDA y IP de semiconductores, Synopsys ofrece soluciones integrales para abordar las necesidades del ecosistema para la integración de chiplets.
Para obtener más detalles sobre Synopsys UCIe IP, visite Soluciones IP Synopsis UCIe.
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- Fuente: https://semiwiki.com/ip/338834-ucie-interop-testchip-unleashes-growth-of-open-chiplet-ecosystem/
