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Etiqueta: Banco de pruebas

Manejo de archivos preprocesados ​​en un IDE de hardware – Semiwiki

Desde hace varios años, me reúno cada pocos meses con el cofundador de AMIQ EDA, Cristian Amitroaie, para discutir el estado de la industria, los aspectos clave...

Top News

Entrevista al director ejecutivo: Vincent Bligny de Aniah - Semiwiki

Vincent Bligny es un reconocido experto en verificación de señales mixtas, particularmente con técnicas formales a nivel de transistor. Pasó 15 años en esta industria, principalmente dentro de STMicroelectronics...

¿Cuánto costará ese chip?

En el pasado, analistas, consultores y muchos otros expertos intentaron estimar el costo de un nuevo chip implementado en la última tecnología de proceso....

La búsqueda de errores: “¡La verificación es un problema de datos!” – Semiwiki

Verificación Análisis de datos Hardware La verificación es un problema que requiere un uso intensivo o intensivo de datos. Los ingenieros de verificación reconocen esto y dedican gran parte de su tiempo a lidiar con grandes...

La verificación de señales mixtas está ganando importancia - Semiwiki

Históricamente he evitado los temas de señales mixtas, asumiendo que se desvinculan de lo digital y pueden dejarse en manos de los expertos. Esa simple visión ya no...

Bienvenido a EDA 4.0 y la revolución impulsada por la IA

Por Dan Yu, Harry Foster y Tom Fitzpatrick Bienvenidos a la era de EDA 4.0, donde estamos presenciando una transformación revolucionaria en el diseño electrónico...

IA en verificación: una perspectiva de cadencia

La IA está en todas partes o al menos eso parece, aunque a menudo se promueve con detalles insuficientes para comprender los métodos. Ahora busco sustancia, no secretos comerciales...

El estado de la verificación funcional de FPGA

Anteriormente escribí en un blog sobre la verificación funcional de IC y ASIC, por lo que hoy es el momento de redondear eso con el estado de la verificación funcional de FPGA....

El estado de la verificación funcional de IC y ASIC

Allá por 2002 hubo un estudio de Collett International Research sobre verificación funcional, y desde 2010 Wilson Research Group ha continuado...

Lograr un cierre de verificación de diseño más rápido

En proyectos de diseño de chips grandes, el esfuerzo de verificación de la lógica puede ser mayor que el esfuerzo de diseño, ocupando hasta el 70 % del tiempo del proyecto...

Una actualización sobre HLS y HLV

Escuché por primera vez sobre la síntesis de alto nivel (HLS) mientras trabajaba en EDA en Viewlogic en la década de 1990, y seguí vigilando...

Ampliación de los beneficios de UVM para incluir AMS: una actualización sobre el desarrollo del estándar UVM-AMS de Accellera

Por Tom Fitzpatrick y Peter Grove Los equipos de SoC se pueden dividir en grupos de diseño y verificación. Para diseños digitales, la Metodología Universal de Verificación (UVM),...

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